JEDEC 技术协会公布 JESD79-5C DDR5 SDRAM 内存规范、更稳定、安全，支持PRAC新技术

JEDEC 技术协会今天发布了新的 JESD79-5C DDR5 SDRAM 内存技术规范，旨在提高可靠性和安全性，并增强从高性能服务器到人工智能和机器学习等新兴技术的性能。

该规范引入了一种创新的解决方案来提高 DRAM 数据完整性，称为PRAC，翻译叫“每行激活计数 ”，当启用了 PRAC 的内存检测到激活次数过多时，它会提醒系统暂停并采取缓解措施来确保设备稳定性。

该规范简单来说包括：
-频率提升至 8800 Mbps（4年前是6400MHz）；
-将内核时序和Tx / Rx AC时序扩展至8800 Mbps，之前版本最高仅支持6400 Mbps时序参数和最高7200 Mbps内核时序的部分片段；
-引入自刷新退出时钟同步（Self-Refresh Exit Clock Sync），以优化I/O训练；
-纳入双芯片封装（DDP）时序；
-弃用部分阵列自刷新（PASR），以解决安全问题；